enterprise pcb ai models

面向复杂 PCB 的 AI 布局布线模型

facetok 把企业历史 PCB、约束规则和专家评审经验训练成可推理、可布线、可验收的 AI EDA 能力。核心产品包括拥堵预测模型、布局布线模型、企业 PCB 知识库和私有化定制训练服务。

咨询模型定制 查看模型能力
facetok PCB Model Suitepredict · place · route · validate
predict

拥堵预测模型

在布局和布线前预测 congestion hotspot、BGA escape 风险、关键网络失败概率。

layout

布局模型

基于 floorplan、器件角色、连接器边缘带、散热/电池/RF keepout 生成可布性更高的 placement。

routing

布线模型

输出 routing heatmap、layer prior、via prior，并由约束感知 router 执行差分对、DDR、PDN、RF 修复。

closure

工程验收闭环

用 DRC、连接性、阻抗、差分、等长、RF、SI/PI、热和制造规则做硬指标验收。

model products

两个核心模型，覆盖复杂 PCB 从风险判断到布线收敛

产品不是简单“自动画线”。facetok 把复杂 PCB 设计拆成可预测、可执行、可检查的工程闭环：先判断哪里会堵，再生成布局和布线 prior，最后由规则感知 router 与 validation gate 收敛。

congestion model

拥堵预测模型

面向 PCB 早期布局和布线准备阶段，预测哪些区域会在后续 detailed routing 中形成拥堵、断连、过孔堆积或 BGA escape 风险。

给谁用
硬件负责人、PCB Layout 工程师、AI placer、routing planner。
输入
元件、pins、nets、stackup、net classes、keepout、BGA ball map、历史 routes 和 DRC。
输出
congestion heatmap、routability score、BGA escape 风险、关键网络失败概率。
价值
在 detailed routing 前发现死局，减少反复挪件、返工和项目延期。
placement & routing model

布局布线模型

面向复杂主板、工控板、服务器板、BMS、RF/高速接口板，统一学习企业约束和历史设计风格，不按设备类型拆多个模型。

布局
floorplan、cluster placement、器件角色、连接器边缘带、散热/电池/RF 禁布、DFM spacing。
布线
diffusion routing prior、layer/via prior、two-stage router、差分对、DDR、PDN、RF、length tuning。
评分
Placement Score、Routing Score、Completion、DRC、Connectivity、Power、Plane、Bus、Timing。
价值
把 AI 输出从“像布线”推进到“能按企业规则执行和修复”。
更早暴露风险布局阶段就能看到拥堵、BGA escape 和高速通道风险。
减少反复返工用模型 prior 指导 net ordering、layer choice 和 ripup/reroute。
保留工程规则DDR、PCIe、USB4、RF、PDN、阻抗、等长不会只靠图像拟合。
可私有化迭代企业数据、规范、失败样本持续进入训练闭环。
enterprise service

我们交付的不是演示模型，而是企业 PCB 设计能力沉淀

企业成熟项目、layout 规范和评审经验，通常分散在 PCB 文件、规范文档、邮件、问题单和工程师记忆里。facetok 的工作是把这些资产统一整理成模型训练数据、知识库、推理服务和验收报告。

model布局布线模型定制
predict拥堵预测模型训练
kb企业 PCB 知识库
deploy私有化部署和集成
dataset

布线模型训练，先从数据治理开始

设备类型不是模型边界。我们把企业项目统一整理为 mixed 数据目录，让模型通过层叠、网络类别、差分/等长、via stack、keepout、铜皮、DRC/signoff 和失败样本学习真实设计规则。Allegro 原生 .brd 不直接进入训练，先批量导出 DSN、IPC-2581、ODB++ 和规则报表，再进入 hard gate。

主数据格式

  • Specctra DSN: .dsn，用于元件、网络、已布线 trace/via 和自动布线交换。
  • IPC-2581: .xml，用于层叠、铜皮、焊盘、钻孔、制造和装配数据。
  • ODB++: .zip/.tgz/.tar.gz 或目录，用于 layer matrix、stackup、制造几何和 CAM 交叉校验。
  • IDF: .emn/.emp，用于板框、孔、机械结构和元件机械位置补充。
  • Normalized schema: .json

推荐单板目录

datasets/pcb_mixed/
  commercial/
    board_001/
      design.dsn
      design.ipc2581.xml
      design.odb++.zip
      design.emn
      design.emp
      design.constraint_manager.csv
      design.stackup_or_cross_section.csv
      design.padstack_or_via_report.csv
      design.diff_pair_report.csv
      design.length_group_report.csv
      design.drc_report.csv
design.dsn保留元件、网络、布线段、过孔和部分规则，是 routing 监督的主入口。
design.ipc2581.xml补充制造几何、铜皮、焊盘、钻孔、层叠和装配数据。
design.odb++.zip与 IPC-2581 交叉校验 CAM/layer matrix/制造几何。
design.constraint_manager.csv抽取 net class、线宽/间距、阻抗、差分、等长、via 限制。
design.stackup_or_cross_section.csv抽取层名、材料、厚度、Dk/Df、参考平面和阻抗控制层。
design.padstack_or_via_report.csv抽取孔径、pad/anti-pad、盲埋孔、microvia、allowed layer pair。
design.diff_pair_report.csv校准 P/N 网络、差分阻抗、gap、skew 和过孔限制。
design.length_group_report.csv校准 DDR/PCIe/USB/MIPI/HDMI 等长组、target length 和容差。
design.drc_report.csv/rpt记录 rule id、severity、net/ref/坐标，是失败样本挖掘和回归验收依据。
export_summary.jsonl批量导出日志，标记 ok、partial、failed 和缺失材料，方便数据治理追踪。
最低可训练线是 DSN + IPC-2581 或 ODB++ + stackup；正式训练线必须补齐 constraint manager、via/padstack、diff pair、length group 和 DRC/signoff。缺约束的数据可以用于 smoke/pretrain，不能直接污染正式训练集。
governance to training

从企业数据治理到模型训练，一条可验收的数据链路

facetok 不把企业 PCB 数据当作简单文件夹处理，而是先做格式识别、批量导出、约束抽取、缺失度评估和工程证据归档，再进入模型训练。这样训练出来的不是“会画线”的图片模型，而是能理解企业规则、工艺能力和失败原因的布局布线模型。

01 · 数据盘点与分级

  • 扫描 Allegro、Altium、Xpedition 等商业 EDA 原生工程，以及 IPC-2581、ODB++、DSN/EMN、normalized JSON。
  • 识别 Allegro .brd、Altium .PcbDoc、Xpedition .pcb，生成可在 EDA 机器运行的批量导出包。
  • 区分完整板级样本、封装库、原理图、Gerber/Excellon 制造资料、压缩包和不可训练样本。

02 · Allegro 批量导出

  • 每块 .brd 导出 DSN、IPC-2581、ODB++、IDF 和 Constraint Manager 报表。
  • 同步导出 stackup/cross-section、padstack/via、diff pair、length group、DRC/ERC/signoff。
  • 导出结果按单板目录归档，生成 export_summary.jsonl，标记缺失和失败。

03 · 标准化与 hard gate

  • 统一转换为 normalized PCB schema 和 mixed 训练目录。
  • 自动合成 design.net_classes、differential_pair、length_match、via_stack 约束。
  • 生成 importer loss、sidecar report、dataset readiness、export gate 和 source index。
训练输入进入模型的条件用于什么能力
历史布局与布线components、pins、nets、routes、vias、board outline、copper zones布局模型、routing prior、net ordering、layer/via prior
层叠和材料stackup、Dk/Df、dielectric thickness、reference plane阻抗、return path、层选择、via stub 风险
电气约束net class、diff pair、length group、impedance、skew tolerance高速通道、DDR/PCIe/USB/MIPI/RF 约束感知布线
制造约束DFM、via stack、HDI、min drill、annular ring、board house rulesBGA fanout、HDI 层对、可制造性 gate
验收反馈DRC/ERC/SI/PI/RF/thermal/signoff issue失败样本挖掘、修复策略、模型版本回归
当前模型训练链路已经支持：Allegro 批量导出包、统一 mixed 训练入口、IPC/ODB/DSN 主数据导入、sidecar 证据合并、net class/差分/等长/via 约束合成、importer loss gate、rasterize/validate/train 分阶段执行。
product logic

模型如何进入真实布局布线流程

AI 不是绕过工程规则，而是把企业规则转成模型条件、router 约束和 validation gate。概率图只做 prior，真实布线由约束感知 router 执行和修复；模型训练阶段则持续吸收企业数据、失败样本和 signoff 反馈。

01 · 约束理解

  • 识别 DDR、PCIe、USB4/TB4、eDP、MIPI、RF、VRM、BGA、连接器。
  • 读取 stackup、net class、diff pair、length group、keepout、plane split。
  • 把企业规范转成模型 condition 和 RoutingRule。

02 · 模型推理

  • 布局模型输出 floorplan、cluster placement 和 repair 建议。
  • 拥堵预测模型输出 heatmap、routability 和 failure risk。
  • 布线模型输出 routing heatmap、layer prior、via prior 和 net ordering。

03 · 工程收敛

  • two-stage router 执行真实连线，差分对、DDR、PDN、RF 主动修复。
  • RoutingQualityScore 判断 transaction gain，避免 ripup 振荡。
  • DRC/SI/PI/RF/阻抗/等长/热/DFM gate 作为验收标准。
产品原则：模型负责预测和给 prior，router 负责按规则执行，validation gate 负责判断是否达到企业工程标准。
delivery path

企业落地路径

从数据盘点到模型上线，我们按可验收的里程碑推进。每一步都有样本、报告、模型版本和问题清单，方便硬件团队、IT 和管理层共同评估。

01

数据评估

盘点 Allegro、Altium、Xpedition、IPC-2581、ODB++、DSN/EMN 导出样本，确认可训练字段和缺失约束。

02

数据治理

抽取 sidecar，合并 stackup、阻抗、差分、等长、via、DRC 证据，生成 importer loss。

03

模型训练

训练拥堵预测、布局模型、布线 diffusion prior、约束适配器和失败修复策略。

04

工程验证

用真实 validation set 跑 Placement Score、Routing Score、DRC、SI/PI、RF、DFM、signoff gate。

05

私有部署

部署 CLI/API/事件流推理服务，接入企业现有 EDA 流程和评审流程。

what you get

企业客户获得什么

模型资产

  • 拥堵预测模型。
  • 布局模型和 placement evaluator。
  • 布线 diffusion prior 模型。
  • 企业约束 profile 和 routing rule extractor。

知识库资产

  • 企业 PCB 设计规范索引。
  • DDR/PCIe/USB4/RF/VRM/BGA 专家经验库。
  • 相似设计检索和失败样本库。
  • 规则、样本、报告可追溯。

系统集成

  • 统一训练入口和数据目录规范。
  • 实时推理事件流，可接网页或内部平台。
  • validation report 和模型版本管理。
  • 私有化部署与持续迭代流程。
validation

验收不看演示效果，看硬指标

AI EDA 最容易失控的地方是“看起来能布线，但工程上不可用”。facetok 的交付以硬 gate 为准，报告可复现、可回归、可追责。

指标验收含义
Placement Score评估 routability、BGA escape、电源路径、bus crossing、timing、EMI、thermal、DFM。
Routing Score评估 completion、DRC、connectivity、via、length、power、plane、bus、diff pair、timing、stability。
Hard Gate元件完成率、hard violation、DRC、连接性、连接器边缘带、禁布区、热区必须达标。
High SpeedDDR byte lane、DQS-DQ skew、PCIe/USB4/TB4 差分间距、长度、过孔数、阻抗规则。
PhysicsRF keepout、antenna/shield/via fence、PDN/IR drop、return path、plane split、SI/PI 检查。
Reportrun_manifest、training_report、validation report、失败样本和回归对比。
企业项目可以按自身工艺能力、板厂规则和产品风险等级定制 gate。模型分数只作为辅助，硬规则违反不能靠平均分掩盖。
data requirement

模型训练需要什么样的数据

真实企业模型不能只靠图片训练。我们需要完整工程上下文：电气连接、物理约束、层叠、规则、布线结果、检查报告和失败原因。复杂板少量高质量、带 signoff 的样本，通常比大量缺约束样本更有价值。

工程结构

4-24 层，100-3000 元件，BGA/QFN/连接器/被动件/VRM/RF/屏蔽罩，包含真实 board outline、keepout、plane split、routes 和 vias。

高速约束

DDR/LPDDR、PCIe、USB3/USB4/TB、eDP、MIPI、HDMI，包含差分对、等长组、拓扑、byte lane、阻抗、回流平面和容差。

闭环标签

DRC、ERC、SI/PI、阻抗、RF、热、DFM、ripup/reroute、失败样本和人工修复记录，用于回归校准。

custom service

企业 PCB 模型定制训练与知识库搭建

facetok 可以基于企业内部历史项目、工艺规则、专家经验和设计规范，构建专属 PCB AI 能力。目标是把企业已有工程资产转成可检索、可训练、可验收、可持续迭代的设计能力。

布局布线模型定制

  • 整理企业历史 PCB 项目，统一为 mixed 数据目录。
  • 导入 Allegro/Altium/Xpedition 导出包、IPC-2581、ODB++、DSN/EMN、normalized JSON。
  • 抽取 stackup、Dk/Df、controlled impedance、net class、差分对、等长组、via stack、keepout、热区、RF/SI/PI 约束。
  • 训练企业专属布局模型、布线 prior 模型、拥堵预测模型和失败修复策略。
  • 用企业 DRC/DFM/SI/PI gate 做验收，而不是只看模型分数。

企业 PCB 知识库搭建

  • 沉淀企业设计规范、layout guideline、DFM 规则和工艺能力表。
  • 结构化 DDR、PCIe、USB4、MIPI、RF、VRM、BGA fanout 等专家经验。
  • 把原理图、PCB、BOM、约束文件、评审记录和问题单统一索引。
  • 支持按器件、网络、接口、层叠、问题类型检索相似设计。
  • 为 AI Agent 提供企业私有规则上下文，减少重复解释和返工。

私有化与持续迭代

  • 支持企业内网/私有服务器部署，数据不出企业边界。
  • 建立数据导入、训练、验证、模型版本和报告归档流程。
  • 按项目类型维护 profile，但模型仍走统一 mixed 训练路线。
  • 持续挖掘失败样本，形成 congestion、fanout、SI/PI、RF、DFM 等训练标签。
  • 对接企业现有 EDA 流程和评审流程，形成闭环。

把企业历史 PCB 转成可复用的 AI EDA 能力

适合已有大量历史 PCB 项目、希望沉淀企业 layout 经验、或需要在私有数据上训练专属拥堵预测与布局布线模型的团队。

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